Модуль накопления для задач многомерной мессбауэровской спектрометрии (стр. 6 из 15)

В отличие от архитектуры MAX7000 ПЛИС MAX7000S имеют дополнительную возможность использования двух глобальных тактовых сигналов GCLK1 и GCLK2 и сброса GCLR, а также сигналы разрешения выходов ОЕ.

Логический блок обеспечивает построение как комбинационных цепей, так и схем с элементами памяти. Одна из макроячеек логического блока изображена на рисунке 3.3б.

При недостатке собственных термов внутри макроячейки, можно воспользоваться дополнительными ресурсами двух типов логических расширителей общего (разделяемого) и параллельного.

Блок ввода-вывода даёт возможность гибкого управления разрешением выходного буфера. ПМС формирует глобальные сигналы разрешения выходов ОЕ, допуская возможность перевода выходов ПЛИС в третье состояние. ПЛИСMAX7000S поддерживают аппаратную эмуляцию выходов с открытым коллектором, кроме того, может программироваться и скорость изменения выходов сигналов с целью предупреждения возможных паразитных колебаний при переключении.

Продолжением линии БМК стали программируемые пользователем вентильные матрицы ППВМ (FPGA). Логические блоки таких ПЛИС состоят из одного или нескольких относительно простых логических элементов (коммутируемых логических блоков КЛБ), в основе которых лежит таблица перекодировки, программируемый мультиплексор, D-триггер и цепи управления. Таких простых элементов может быть достаточно большое количество (у современных ПЛИС ёмкостью до 1 миллиона вентилей число логических элементов достигает нескольких десятков тысяч). Таким образом, архитектуру ППВМ можно представить в виде структуры БМК, где вместо базовых ячеек находятся КЛБ. В английской терминологии данный класс микросхем называется FPGA (FieldProgrammableGateArray).К наиболее известным FPGA относятся ПЛИС семейства XC2000, XC3000, XC4000, XC5000 и Spartan, Virtex фирмы Xilinx, ACT1,ACT2 фирмы Actel, а также семейства FLEX8000 фирмы Altera, некоторые ПЛИС Atmel и Vantis [8].

В качестве КЛБ могут использоваться:

- транзисторные пары, простые логические вентили и т.п.

- логические модули на основе мультиплексоров

- логические модули на основе программируемых ПЗУ

Наиболее важные характеристики КЛБ отражаются двумя параметрами зернистость и функциональность.

Первое свойство связано с тем,какие минимальные единицы логики (транзистор, вентиль, логический модуль) можно применить для составления нужной схемы. Второе свойство показывает насколько велики логические возможности КЛБ. Т.о. оба параметра взаимопротивоположны. Мелкозернистые ЛБ фирмы CrosspointSolution содержат цепочки транзисторов. Между цепочками транзисторов имеются трассировочные каналы, в которых могут быть реализованы необходимые межсоединения. Крупнозернистый блок в микросхемах XC4000E фирмы Xilinx в качестве основы имеет три функциональных логических преобразователя, ряд программируемых мультиплексоров и два триггера. Такой блок способен реализовать более сложные функции, что ведёт к упрощению программируемой части межсоединений. Иными словами, меняя зернистость можно выиграть в одном и проиграть в другом.

Системы межсоединений, как и логические блоки, реализуются в широком диапазоне архитектурных и технологических решений. Линии связи в FPGA как правило сегментированы, т.е. составлены из сегментов различной длины, соединённых программируемыми связями.

Короткие сегменты затрудняют реализацию длинных связей, длинные – коротких. Поэтому применяют иерархическую систему связей с несколькими типами межсоединений для передачи на разные расстояния, такое решение позволяет строить системы с максимальной коммутируемостью КЛБ при минимальном количестве ключей и задержки сигналов, а также предсказуемость последних, что облегчает программирование [7].

Критерий трассировочной способности системы межсоединений отображает возможность создания в FPGA множества схем типового применения (только с помощью программируемых перемычек).

Объединение достоинств FPGA и CPLD привело к созданию ПЛИС смешанной архитектуры (общего названия для этого типа ПЛИС пока не придумано, фирма Altera пользуется термином FieldProgrammableGateArraysFLEX). Микросхемы FLEX содержат реконфигурируемыемодули памяти РМП. Впервые такая встроенная память появилась в семействе FLEX

10K [7] (рис.3.4).

Логические элементы (ЛЭ) объединяются в группы – логические блоки. Внутри логических блоков ЛЭ соединяются посредством глобальной программируемой матрицы соединений. Локальная и глобальная матрицы соединений имеют непрерывную структуру – для каждого соединения выделяется непрерывный канал.

Дальнейшее развитие архитектур идёт по пути создания комбинированных архитектур, сочетающих удобство реализации оперативно реконфигурируемых систем, характерных для FPGA структур и многоуровневых ПЛИС с удобством реализации цифровых автоматов на CPLD архитектурах. В продукции наиболее известных производителей ПЛИС можно выделить микросхемы APEX 20K/KE (рис.3.5) фирмы Altera и Virtex фирмы Xilinx. Стоит отметить, что при всех своих достоинствах такие ПЛИС пока мало популярны из-за высокой стоимости [7].

В таких микросхемах уровень интеграции доведён до нескольких миллионов эквивалентных вентилей, а быстродействие до тактовых частот 500…600 МГц. На таких кристаллах можно поместить целую систему (в зарубежной литературе принят термин System-On-Chip, SOC), включающую процессорную часть, память, интерфейсные схемы и др.

Компоненты этих систем разрабатываются отдельно и хранятся в виде файлов параметризованных модулей. На базе таких виртуальных компонентов с помощью систем автоматизированного проектирования электронных устройств EDA (ElectronicDesignAutomation) создаётся окончательная структура SOC-микросхем.

3.2 Методы и средства проектирования устройствс программируемой логикой

Характер проектирования существенно зависит от вида применяемой элементной базы. Небольшие устройства для реализации которых используются ПЛИС малой степени интеграции разрабатываются, как правило «вручную», когда проектирование сводится к построению таблицы программирования (прошивки), на основании которой обеспечиваются необходимые межсоединения.

Все современные методики проектирования ЦУ на базе схем программируемой логики высокой сложности основаны на применении САПР. Новейшие САПР предоставляют широкий набор инструменты для проектирования на этапах описания, компиляции, отладки, функционального и временного моделирования, конфигурирования, физического моделирования и программирования [7].

В настоящее время к наиболее распространенным универсальным способам описания, применимым для проектов любого уровня относят графический и текстовый. Реже используются непосредственная разводка схем в редакторе топологии, описания в виде требуемых временных диаграмм, а также описания путём построения графов.

Графический способ разработки дизайна подразумевает макетное построение схемы с использованием библиотечных элементов САПР, которые могут быть представлены в виде примитивов, в виде макрофункций в базисе элементов стандартных серий ТТЛ(Ш) или в виде параметризованных модулей. Главное достоинство графического способа – его традиционность и наглядность.

Использование текстового представления проекта допускает описание устройства, как с точки зрения поведения, так и с точки зрения структуры. Удобство текстового описания проявляется при создании систем, содержащих большое количество повторяющих фрагментов. Важными достоинствами являются текстового описания компактность и относительная простота автоматизации любых преобразований, включая начальную генерацию описания проекта.

Использование стандартных универсальных языков описания аппаратуры (HDL, HardwareDescriptionLanguages) обеспечивает простоту переноса проекта с однойаппаратной платформы на другую и переход от одной САПР к другой [7]. Текстовые описания имеют две основные разновидности – языки низкого уровня (аналоги языков программирования типа ассемблера) и высокого уровня. Примерами таких языков могут служить язык AHDL (AlteraHDL) и ABEL (фирмы Xilinx). Языки высокого уровня менее связаны с аппаратными платформами и поэтому более универсальны. Среди них наиболее распространены языки VHDL и Verilog [7].

Описание в виде граф-схемы переходов (диаграммы состояний) является наиболее распространённым вариантом задания цифровых автоматов. Графические редакторы для создания автоматов включаются в состав средств задания исходных проектов современных САПР (например, в САПР Foundation фирмы Xilinx разработки фирмы ALDEC).

После составления описания проекта производится его компиляция. Данная процедура разбивается на ряд последовательных действий: сборка базы данных проекта, контроль соединений, логическая минимизация проекта, формирование загрузочного (конфигурационного) файла и др. Результат компиляции – загрузочный файл.

Тестирования проекта часто производится путём работы с редактором временных диаграмм. В данном варианте анализ производится на основе созданного генератора воздействия. Например в САПР MAX+PLUSII предусмотрено автоматическое вычисление трёх основных классов временных параметров:

- минимальных и максимальных задержек между источниками (входными сигналами) и приёмниками (выходными сигналами), информация о которых выдаётся в виде матрицы задержек;