Компютерна схемотехніка 2 (стр. 4 из 6)
Розрізняють одно- та двонаправні регістри зсуву. В перших реалізується на схемотехнічному рівні зсув тільки вліво або тільки вправо. В других схемотехніка дозволяє з допомогою програмованого входу реалізувати зсув чи вліво, чи вправо. В умовних позначеннях це відображається стрілкою.
8. Класифікація, різновидності, функціонування лічильників. Переваги та недоліки послідовних і паралельних схем лічильників. Їх швидкодія і складність. Двійкові та двійково-кодовані лічильники
Лічильниками називаються послідовні логічні пристрої, призначені для перерахунку кількості імпульсів, а також для зберігання цієї інформації в двійковому коді. Будують їх на основі динамічних Т-трігерів. В залежності від схеми комутації тригерів та комбінаційної схеми керування лічильники можуть забезпечувати як додавання одиничних імпульсів, тобто виконання функцій інкрименту, так і віднімання – функція декрименту.
До основних параметрів лічильників відносять модуль перерахунку та час встановлення вихідного двійкового коду. За модулем перерахунку їх поділяють на двійкові ( М = 2n ) та двійково-кодовані, наприклад, двійково-десяткові, тобто з нецілочисельним модулем М. За напрямком перерахунку: лічильники з додаванням, відніманням та реверсивні.
За способом організації міжкаскадних зв’язків виділяють лічильники з послідовним, паралельним та комбінованим переносом.
Найпростіше реалізовуються схеми з послідовим переносом на динамічних Т-тригерах. В цьому випадку вихід попереднього каскаду вмикається на вхід наступного.
Для побудови додаючого лічильника використовується інверсія стану в лічильному тригері. Якщо в якості прямого сигналу використовується прямий вихід Т-тригера Q, то динамічний вхід його повинен бути з переходом в активному стані від 1 до 0 і , навпаки, при прямому динамічному вході для одержання функції додавання необхідно використовувати інверсний вихід тригера , тільки у цьому випадку активними станами будуть нульові стани.
Якщо використати однойменні вхідні-вихідні сигнали, то реалізується функція віднімання, епюри напруг якої зображені на малюнку.
Таким чином, досить просто реалізувати реверсивний лічильник, використовуючи змінну комутацію вихідного сигналу при постійному значенні динамічного входу. Для цього звичайну схему динамічного лічильника доповнюють елементами складної логіки 2,2 І-АБО. Схема керування доповнюється двома інверторами , які забезпечують пере комутацію сигналів з виходів складних елементів.
Сигнал V визначає напрямок перерахунку додавання чи віднімання. Вхідні тактові імпульси подаються на вхід С першого тригера . Якщо V = 1, то на перший елемент І комбінаційного пристрою 2,2 І – АБО подається значення логічного нуля, на другий – значення логічної одиниці, тобто в цьому випадку інформаційним сигналом є сигнал з інверсного виходу
тригера. При прямому динамічному вході реалізується схема додавання.Якщо V = 0, активним стає прямий вихід тригера і маємо реалізацію схеми віднімання.
При реалізації схеми віднімання, якщо маємо обтулені значення Q за першим тактовим імпульсом, в тригер записується максимальне значення коду – всі одиниці і з кожним тактовим імпульсом проводиться віднімання по одному двійковому числу. Загальним недоліком є зростання часу комутації результуючого вихідного стану лічильника при зростанні загальної його розрядності. Для усунення цього недоліку використовуються лічильники з паралельним переносом, тоді схеми послідовних лічильників доповнюють комбінаційними елементами, які враховують в кожному наступному розряді стани всіх попередніх розрядів, що реалізуються функцією кон’юнкції.
Обов’язковою умовою схем паралельного переносу є використання синхронізуючого С – входу. Недоліком є зростання числа входів в кон’юнкторах із зростанням розрядності лічильника, оскільки вони повинні забезпечувати реалізацію функції множення за модулем 2.
Для І розряду формуючий сигнал залишається асинхронним, тому його приймають рівним 1. В лічильнику з паралельним переносом напрямок перерахунку не залежить від вибору типу вхідного стану (прямого чи інверсного), він визначається тільки використаними вихідними сигналами Q або
, тому реалізувати реверсивну схему можна аналогічно до схеми послідовного лічильника. Для усунення недоліків паралельних схем і підвищення швидкості перерахунку використовуються комбіновані схеми паралельно-послідовного переносу, при цьому лічильник розрядності n, меншої за загальну розрядність m лічильника, є базовою групою, в якій реалізовано паралельний підрахунок. Передача комутаційних сигналів між групами реалізується послідовно. 
Максимальне значення часу перемикання визначається часом комутації тригерів у окремій групі. При цьому потрібно враховувати загальний максимальний час, який залежить від кількості груп багаторозрядного лічильника l:
t під. ьакс. = t зр. ( l – 1 ).
В загальному випадку кількість тригерів в кожній групі може бути довільною і навіть рівною 1, тому паралельно-послідовну схему можна реалізувати для окремих розрядів, Така схема називається схемою з наскрізним переносом.
В такій схемі комутація тригерів відбувається практично одночасно, необхідно враховувати тільки час затримки на комутацію одного окремого розряду із врахуванням часу затримки в комбінаційній схемі. Підвищення швидкодії досягається за рахунок того, що час перемикання комбінаційної схеми менший за час комутації тригера.
9. Керуючі автомати АЛП. Синтез керуючих автоматів зі схемною логікою. Структурна схема та алгоритм структурного синтезу автоматів зі схемною логікою
Арифметико – логічним пристроєм називаються функціонально завершені вузли ЕОМ і призначені для використання арифметичних операцій та логічної обробки даних, які представлені у вигляді двійково-кодованих інформаційних сигналів. Такі вузли можна реалізувати за допомогою схемотехнічних пристроїв, функціонування яких визначається на апаратному або програмному рівні, тобто в пристроях з жорсткою або програмованою логікою. В загальному випадку АЛП складаються з операційного та керуючого автоматів.
Операційний автомат призначений для безпосереднього виконання арифметичних операцій, згідно керуючих сигналів {yi}, та даних А, які на нього поступають. Результат виконання операцій індукується на Z-виходах. Сукупність вихідних сигналів {xi} несе інформацію про отримані результати та разом з вхідними керуючими сигналами F формує сигнали мікрокоманд yi.
Синтез керуючих автоматів зі схемною логікою
Основі синтезу структури таких автоматів розроблені академіком Глушковим.
Згідно канонічного методу, структурний синтез описується законами функціонування абстрактного автомату, який реалізується з допомогою комбінаційних схем та наборів тригерів – RS, JK, D, T. Тригери є елементарними автоматами, реалізованими за принципом Мура. Вони характеризуються двома логічними станами, що дозволяють описати їх двозначним структурним алфавітом і є основою для побудови пристроїв зі схемною логікою.
Алгоритм структурного синтезу керуючих автоматів зі схемною логікою може бути наступним:
1. розробка мікропрограми і її запис на мові мікрооперацій;
2. побудова змістовного графа та закодованого графа;
3. розмітка графа мікропрограми для певного типу автоматів з метою одержання числа станів пам’яті, необхідної для реалізації даної мікропрограми;
4. побудова графа вибраного автомата та його розмітка;
5. кодування станів пам’яті автомата двійковими наборами станів Qi;
6. побудова комбінаційної частини автомата на основі функціональних таблиць і графів.
10. Синтез керуючих автоматів з програмованою логікою. Класифікація мікропрограм КА. Горизонтальне, вертикальне та комбіноване кодування мікрокоманд і методи їх адресації
Такі автомати будують на основі операційно-адресної структури з використанням загальних принципів програмного керування. Алгоритмом керування є впорядкований набір керуючих слів мікрокоманд, які визначають порядок функціонування дискретного пристрою потягом машинного циклу. Сукупність з р- і к- розрядних мікрокоманд створює загальний масив, що зберігається в пам’яті цифрового автомату.
Структурна схема автомату з програмованою логікою включає: вузол адресації, що складаються з формувача адреси мікрокоманд (ФАМК); регістра мікрокоманд з дешифратором адреси; вузла пам’яті ПМК; регістра мікрокоманд, який отримує інформацію про тип операції "у", що повинна виконуватись в даному циклі; сукупності логічних умов "х", які описують алгоритм виконання операції і характеризують одержані результати, а також адресу наступної операції.