Рис. 23 Отчет о результатах моделирования
Отметим, что САПР Quartus II позволяет проводить сравнение двух временных диаграмм. Для этого, находясь в режиме просмотра файла временных диаграмм, нужно выбрать в меню View пункт Compare to Waveforms in File… и указать тот файл временных диаграмм, с которым нужно произвести сравнение.
6. ПОДГОТОВКА К РАЗМЕЩЕНИЮ СХЕМЫ
Для размещения схемы, созданной в системе Quartus II, непосредственно на кристалле необходимо задать физическое отображение (иначе - назначение, распределение, задание) созданных элементов ввода - вывода (input/output) на реальные выводы конкретной ПЛИС. Эту задачу призван выполнять Редактор Назначений (Assignment Editor). Для доступа к нему выполните команду Assignments->Assignment Editor или нажмите Ctrl+Shift+A.
Этот редактор позволяет отобразить все выводы ПЛИС и их свойства, а также задать для каждого вывода стандарт ввода – вывода. С помощью этого редактора вы можете сортировать и фильтровать назначения, основанные на имени цепи или типе назначения.
Окно Редактора Assignment Editor состоит из четырех вкладок – Category (Вид), Node Filter (Фильтр Цепей), Edit (Редактирование), Information (Информация) и главной таблицы (рис. 24).
Вкладка Category содержит список всех назначений, доступных для данной ПЛИС. Вы можете использовать эту вкладку для того, чтобы выбрать один тип назначений и отфильтровать все остальные.
Вкладка Node Filter отображает все назначения только для цепей, указанных фильтром. Галочка «Show assignments for specific nodes» должна быть включена.
Вкладка Edit позволяет вводить и изменять значения в таблицу назначений.
Вкладка Information отображает справочную информацию о конкретной ячейке таблицы.
Рис. 24 Редактор Assignment Editor
Данный редактор поддерживает Систему динамической проверки назначений (Dynamic Checking of Assignments) (рис. 25), которая обеспечивает:
- проверку допустимости назначений в процессе их ввода;
- отображение цветом статуса назначения.
Если назначение выделено:
- коричневым цветом – это значит, что назначение неполное,
- черным – назначение активно,
- зеленым – новое назначение может быть задано,
- серым – назначение отключено,
- красным – назначение содержит ошибку,
- желтым – назначение содержит предупреждения (warnings), например, из-за неизвестного имени цепи.
Рис. 25 Проверка назначений
Все заданные назначения хранятся в файле <имя_файла>.pin. Файл будет автоматически создан пакетом Quartus II при компиляции. В рабочей папке проекта может быть несколько файлов <имя_файла>.pin.
Теперь рассмотрим возможности FloorРlan Editor (Редактора Общей Топологической Структуры ПЛИС или Поуровневого Планировщика), с помощью которого пользователь назначает ресурсы физических устройств и просматривает результаты разветвлений и монтажа, сделанных компилятором.
В окне поуровневого планировщика могут быть представлены два типа изображения:
1) Chip Editor (Редактор кристалла) показывает все соединения устройства в сборке и их функции;
2) Timing Closure Floorplan представляет собой проект, размещенный внутри кристалла - показывает внутреннюю структуру устройства, в том числе все логические блоки (LAB) и отдельные логические элементы или макроячейки.
В окне Compilation Report выберем из меню Fitter пункт Floorplan View или выберем Assignments->Timing Closure Floorplan. Окно Floorplan View изображено на рис. 26. На этом рисунке представлено укрупненное внутреннее содержимое выбранного нами кристалла с назначенными выводами. Внутреннее содержимое кристалла типа FPGA представляет собой совокупность логических блоков, каждый из которых содержит по 10 логических элементов.
Рис. 26 Floorplan Editor для кристалла типа FPGA
Окно Floorplan View, изображенное на рис. 27, соответствует проекту, реализуемому на базе ПЛИС типа CPLD (МАХ 3000А). Представлены макроячейки этой ПЛИС, которые, как известно, организованы в логические блоки по 16 в каждом.
Вместо того, чтобы отображать логические блоки, бывает полезно взглянуть на то, где конкретно расположены нужныевыводы ПЛИС. Для этого перейдите (View->Package Top) к виду сверху или снизу (View->Package Bottom).
Рис. 27 Floorplan Editor для кристалла типа CPLD
7. реализация проекта на стенде SDK 6.1
После отработки логической схемы с использованием функционального моделирования необходимо поместить её на кристалл. Затем выполнить моделирование схемы с учетом фактических задержек элементов, полученных после размещения схемы на кристалле. При необходимости откорректировать полученные решения. После чего осуществляется загрузка схемы в ПЛИС и отработка её на макете (рис. 28).
на главной панели инструментов.
