Розробка управляючого і операційног вузлів ЕОМ (стр. 7 из 7)
– відсутність синхронізуючого входу. Цей недолік змушує нас вводити ще чотири чотирьохрозрядні регістри для збереження сум часткових добутків.
У ролі робочих регістрів буде виступати мікросхема К561ИР9.
16
9
Q0
1
10
11
Q1
15
12
7
Q2
14
5
13
6
Q3
2
4
3
8
Це є послідовно-паралельний регістр.
P/S = 0 – ввімкнено послідовний режим. При приході на C додатнього імпульсу вміст регістра буде зміщено вліво і в D0 буде записано біт з JK–входу.
P/S = 1 – при приході додатнього імпульсу на синхронізуючий вхід з входів D0 – D3 буде принято чотири біти.
R – при приході на цей вхід додатнього імпульсу регістр безпосередньо (асинхронно) буде скинутий в нулі.
T/C – перемикає виходи. Якщо T/C=1 то на виходах пряме число (Q0 – Q3), інакше на виходах будуть інвертовані рівні.
Час встановлення регістра при живленні 10 Вольт приблизно становить
200 нс.
5.2 Додаткова операція
Додаткова операція.
Основні алгоритми виконання
порозрядних логічних операцій.
Всі способи виконання порозрядних логічних операцій можна розбити
на дві групи:
– послідовні;
– паралельні.
Для простоти обробки чисел візьмемо під знаковий розряд 23.
Послідовний спосіб добре описаний в (2), стор. 145. Він полягає у тому,
що аргументи записуються в регістри і потім послідовно, біт за бітом, перебираються і відповідний результат записується у регістри результату. Коротко такий алгоритм представляється так:
1. Записати аргументи в регістри RGA та RGB.
2. Якщо ми пройшли всі розряди, то кінець.
3. Виконуємо задану логічну операцію над нульовими розрядами RGA та RGB і записуємо результат в старший розряд RGC.
4. Зсуваємо RGA, RGB та RGC на один розряд вправо.
5. Переходимо на 2.
Після n ітерацій в регістрі RGC матимемо результуюче значення,
де n – розрядність задачі.
Такий метод потребує мінімальної кількості логічних схем, однак є дуже повільним. Саме через недостатню швидкість виконання ми змушені відмовитися від цього методу, бо елементи КМОН самі по собі не відрізняються великою швидкістю.
Якщо взяти частоту шини 0.25 мегагерц, як того вимагала основна задача, то для опрацювання 24 розрядів необхідно буде 96 мікросекунди – гігантський інтервал часу простоювання системи вцілому. Тому у нашому випадку доцільніше використовувати другий метод, тобто метод паралельної обробки. Хоча він і потребуватиме в 24 разів більше логічних схем, однак можна зекономити на регістрах аргументів, приймаючи їх безпосередньо з шини. Для результату все ж доведеться використати регістр, щоб забезпечити роботу в режимі автомату із внутрішньою пам`яттю.
К561ЛА7
. . .
. . .
6. Зауваження до схеми автомату
виконання основної операції
Оскільки вибраний лічильник не може рахувати у зворотньому напрямку, на початку роботи у нього записується не 23, а 0. Тепер при виконанні ітерацій множення умовою виходу рівність лічильника 23.
Обов'язковим є заземлення всіх входів мікросхем що не використовуються ( див.(3) стор. 195). Ця умова спричинена специфікою КМОН - елементів і при невиконанні її мікросхеми можуть вийти з ладу.
До кожної мікросхеми необхідно підвести живлення і землю живлення:
– для мікросхем К561ИР9, К561ИМ1, К176ИЕ19 живлення (+9 Вольт)
і землю подавати на 16 і 8 ножки відповідно;
– для інших мікросхем живлення і землю подавати на 14 і 7 ножки відповідно.
6.1 Часові характеристики схеми
Швидкість системи визначається швидкістю спрацювання найповільніших її вузлів. Наша схемі є паралельним пристроєм.Це означає, що операції виконуються за один машинний такт. Тут можна виділити такі частини: занесення даних, ініціалізація, 23 такти за лічильником, завершення ділення. Враховуючи, що час спрацювання одного суматора становить не менше 550 нс. отримаємо, що лише для виконання додавання необхідно 4.4 мкс. Додавши ще час занесеня в регістр (200 нс.) а також час перемикання тригерів станів плюс супроводжуючої логіки, матимемо, що тривалість високого рівня синхронізуючого імпульсу повинна бути не менше 6 мкс. Час нульового рівня синхросигналу повинен бути достатнім
для спрацювання логічних схем умов, тобто приблизно не менше 2 мкс.
Таким чином очевидно, що період синхросигналу не повинен бути меншим, ніж 4 мкс, і наш автомат працюватиме на частотах не більше 0.16 мегагерц.
Для комп`ютера це звичайно ж замало, однак для якоїсь простої системи із обмеженими запасами енергії повинно бути достатньо.
Бажана форма сигналу
2 мкс
6 мікросекунд
Елементи КМОН дуже чутливі до крутизни фронтів синхронізуючих імпульсів. Якщо час активізуючого фронту перевищить якесь певне критичне значення (для кожної серії воно своє) пристрій не спрацює належним чином (3).
Висновок
Ми розробили автомат для ділення десяткових чисел. Всередині ми працювали з двійковими числами, перетворюючи їх на вході та виході у десяткові. Недоліком цього автомату є мала швидкодія, так як елементною базою для нас служили КМОН – технології. На сьогоднішній час розроблені спеціальні мікропроцесори, які виконують задану дію. Затрати на них є значно меншими.
На початок і кінець автомату я поставила перетворювач з двійково-десяткового у двійковий та з двійкового у двійково-десятковий. Мікросхеми К155ПР6 та К155ПР7 належать до логіки ТТЛ, тому їм передували перетворювачі рівнів від КМОН до ТТЛ К176ПУ1 та К176ПУ2. На виходах стоїть мікросхема К156ПУ6. Я використала мікросхеми ТТЛ тому, що в КМОН логіці таких мікросхем немає, а працювати з десятковими або двійково-десятковими числами є важко.
Список літератури
1. Методичні вказівки до курсового проекту з курсу “Схемотехніка ЕОМ”
для студентів спеціальності 6.08.04 “Комп’ютерні науки”.
Львів ДУ”ЛП”, 1995.
2. Каган Б. М. Электронные вычислительные машины и системы.
Москва: Энергоатомиздат, 1985.
3. Шило В.Л. Популярные цифровые микросхемы: Справочник.
Москва: Радио и связь, 1987.
4. ЕСКД. Правила выполнения электрических схем.
Москва: Издательство стандартов, 1976.
5. Обозначения условные графические в схемах. Двоичные логические
элементы ГОСТ 2.743 – 72
Москва: Государственный комитет стандартов совета министров СССР.
6. Я. Чу Организация ЭВМ и микропрограммирование.
Москва. Мир, 1975.
Зміст
1. Завдання 2
2. Огляд і аналіз літературних джерел 3
2.1 Поняття про комбінаційну схему та цифровий автомат 3
2.2 Декомпозиція обчислювального пристрою на операційний
і керуючий блоки 6
2.3 Кодування десяткових чисел 7
2.4 Управляючий автомат 8
2.5 Керуючі автомати з “твердою” логікою 9
2.6 Система логічних елементів 10
2.7 Двійково десятковий перетворювач 11
2.8 Структура і мікропрограми АЛП для ділення чисел
з фіксованою крапкою 13
2.8.1 Арифметичний пристрій з фіксованою крапкою 20
2.8.1.1 Ділення 23
2.8.1.2 Мікропрограми арифметичного пристрою 26
2.8.2 Послідовний арифметичний пристрій 27
2.8.2.1 Представлення чисел 28
2.8.2.2 Повний суматор – віднімач 29
2.8.2.3 Структура 30
2.8.3 Ділення двійкових чисел 32
2.8.3.1 Умова припинення ділення 33
2.8.3.2 Блок-схема алгоритму 34
2.8.4 Алгоритм десяткового ділення 36
2.9 КМОН 39
2.10 Мікросхеми 40
3. Розробка графа 41
4. Розробка управляючого блоку 43
5. Розробка операційного блоку 45
5.1 Основна дія 45
5.2 Додаткова операція 46
6. Зауваження до схеми автомату виконання основної операції 48
6.1 Часові характеристики схеми 49
Висновки 50
Список літератури 51
58