Разработка микропроцессорной системы (стр. 3 из 3)
Адресные входы микросхем памяти ПЗУ DD6¸DD13, подключены к младшим 12-ти разрядам шины адреса, что позволяет адресовать 4096 ячеек памяти. Выходы данных этих микросхем подключены к шине данных таким образом что каждая микросхема подключена к одному из разрядов шины данных. В итоге, поскольку мы имеем восемь микросхем ПЗУ, и к шине адреса эти микросхемы подключены одинаково, мы имеем адресацию к восьмиразрядным ячейкам памяти.
5. Разработка функциональной схемы модуля ввода/вывода.
Модуль ввода/вывода содержит в себе два порта – параллельный порт ввода, выполненный на микросхеме 8255, и последовательный порт вывода, выполненный на микросхеме 8251. Так же в состав модуля ввода/вывода входят комбинационные логические схемы выполняющие роль дешифраторов адреса портов, и логическая схема, фиксирующая изменение состояния информационных входов порта ввода, для формирования сигнала запроса прерывания. Функциональная схема модуля ввода/вывода представлена на рисунке 4.
Входы/выходы данных микросхемы 8255 соединены с шиной данных, адресные входы А0 и А1 соединены с соответствующими разрядами адресной шины, причем вход А1 соединен с линией первого разряда шины адреса через инвертор. С шины управления на входы WR и RD микросхемы поступают сигналы чтения и записи данных, на вход CS (выбор микросхемы) поступает сигнал от дешифратора адреса выполненного на микросхемах DD2, DD3. На микросхемах DD7÷DD15, выполнена схема обеспечивающая формирования сигнала запроса прерывания IRQ0, при любом изменении информации на входах PA0÷PA7 микросхемы 8255. 
Входы/выходы данных микросхемы 8251 соединены с шиной данных, вход C/D (команды/данные) соединен с младшим разрядом адресной шины, с шины управления на входы WR и RD микросхемы поступают сигналы чтения и записи данных, на вход CS (выбор микросхемы) поступает сигнал от дешифратора адреса выполненного на микросхеме DD4. На вход CLK (синхронизация) и RST (сброс) поступают соответствующие сигналы (формируемые тактовым генератором) с шины управления. Сигнал с выхода TxE сигнализирующий о том что порт передал данные на периферийное устройство и готов принять очередной байт от процессора для передачи, поступает на шину управления как сигнал запроса прерывания IRQ1. 
Рис. 4. Функциональная схема
модуля ввода/вывода.
Дешифратор адреса порта ввода в виде КЛС выполненной на микросхемах DD2 и DD3, обеспечивает формирование логического “0”, являющегося сигналом выбора микросхемы порта ввода (DD5). Ниже приведена таблица истинности для данной КЛС:
| № | А1 | А2 | А3÷А15 |  M/IO | Q |
| 1 | x | x | x | 1 | 1 |
| 2 | x | x | 1 | x | 1 |
| 3 | 0 | 0 | x | x | 1 |
| 4 | 1 | 1 | x | x | 1 |
| 5 | 0 | 1 | 0 | 0 | 0 |
| 6 | 1 | 0 | 0 | 0 | 0 |
Таким образом, выбор микросхемы DD5 обеспечивается выполнением следующих условий:
·
сигнал M/IO равен “0” (выбор устройства ввода/вывода);· все разряды шины адреса начиная с А3 и по А15 равны “0”;
· значения разрядов А1 и А2 не равны между собой.
Из этого следует, что обращение к микросхеме порта ввода возможно в диапазоне адресов 02h÷05h, что соответствует условию задания. Необходимость выделения пору ввода не одного, а четырех адресов, обусловлена тем что микросхема 8255 имеет в своем составе три порта ввода/вывода, адресация к которым производится посредством адресных входов А0, А1 микросхемы, еще один адрес отводится под регистр управляющего слова микросхемы. Таким образом комбинационная логическая схема выполненная на микросхемах DD1, DD2, DD3, обеспечивает как бы “смещение” адреса 00h, являющегося базовым адресом микросхемы 8255, на адрес 02h являющийся базовым адресом порта ввода системы. Таблица преобразования адресов, комбинационной логической схемой выполненной на микросхемах DD1, DD2, DD3, представлена ниже:
| Адрес на шине адреса | Адрес на микросхеме DD5 | ||||
| № | А2 | А1 | А0 | А1 | А0 |
| 1 | 0 | 1 | 0 | 0 | 0 |
| 2 | 0 | 1 | 1 | 0 | 1 |
| 3 | 1 | 0 | 0 | 1 | 0 |
| 4 | 1 | 0 | 1 | 1 | 1 |
Дешифратор адреса, выполненный на микросхеме DD4, обеспечивает доступ к порту вывода в диапазоне адресов 052h÷053h. Ниже представлена таблица истинности для данного дешифратора:
| № | А1 | А2 | А3 | А4 | А5 | А6 | А7÷А15 |  M/IO |  Q |
| 1 | 0 | x | x | x | x | x | x | x | 1 |
| 2 | x | 1 | x | x | x | x | x | x | 1 |
| 3 | x | x | 1 | x | x | x | x | x | 1 |
| 4 | x | x | x | 0 | x | x | x | x | 1 |
| 5 | x | x | x | x | 1 | x | x | x | 1 |
| 6 | x | x | x | x | x | 0 | x | x | 1 |
| 7 | x | x | x | x | x | x | 1 | x | 1 |
| 8 | x | x | x | x | x | x | x | 1 | 1 |
| 9 | 1 | 0 | 0 | 1 | 0 | 1 | 0 | 0 | 0 |
Как видно из таблицы, для обеспечения состояния логического “0” на выходе дешифратора (выбор микросхемы DD6), необходимо выполнение следующих условий:
· на шине адреса (А0÷А15) должен присутствовать адрес 052h или 053h;
·
сигнал M/IO должен быть равен “0” (выбор устройства ввода/вывода). 
В свою очередь различие между адресацией по адресу 052h или по адресу 053h отражаются на младшем разряде шины адреса (А0) подключенному ко входу C/D (команды/данные).6. Список использованной литературы.
· «Микропроцессоры и микропроцессорные системы.»
· «Полупроводниковая схемотехника.» У. Титце, К. Шенк.
http://www.dmitriks.narod.ru/books/books.html#TITSH
· http://www.tranceaddict.com
· http://www.elcom.pub.ro/discipline/amp2/82c51a.pdf
· http://www.deetc.isel.ipl.pt/microprocessadores/recursos/x86/Manuais/Perifericos/82C84.PDF
· http://www.aldec.com/IP_Services/available_cores.htm