КР580ГФ24 — генератор тактовых импульсов. Данная микросхема вырабатывает тактовые синхросерии F1 и F2 для микропроцессора КР580ВМ80. Кроме того, генератор вырабатывает сигналы начальной установки микропроцессора RESET и готовности READY, синхронизированные тактовыми импульсами, и строб STSTB, синхронизированный от процессора по сигналу SYNC и необходимый для фиксации слова состояния процессора в системном контроллере.
КР580ВК28 — системный контроллер. Предназначен для фиксации слова состояния процессора, формирования сигналов управления памятью и внешними устройствами, буферизации шины данных. По этому импульсу происходит фиксация слова состояния в регистре состояния.
КР580ИР82 — буферный регистр. Предназначен для фиксации информации и может использоваться в системах, построенных на микропроцессорах различных серий, в том числе КР580ВМ80. В частности, в системах с микропроцессором КР580ВМ80 буферный регистр может быть использован для хранения слова состояния процессора. В нашем случае два буферных регистра предназначены для фиксации старшей и младшей частей адреса, поступающего от микропроцессора. Если на вход ОЕ поступает разрешающий сигнал низкого уровня, а на входе STB- сигнал высокого уровня, то информация, записанная в буферный регистр, сохраняется до появления разрешающего сигнала на входе STB.
БИС программируемого ПЗУ К556РТ4, на выходе которого формируется сигнал низкого уровня CS, предназначенный для выборки микросхемы памяти. Также БИС ПЗУ подсоединена к шине данных, через которую память производит обмен информацией. Управляющий сигнал MRDC поступает от процессора и указывает на чтение памяти.
ОЗУ организовано на БИС ОЗУ статического типа. Требуемый объем ЗУ обеспечивается наращиванием, т.е. путем последовательного соединения адресуемых субблоков. Способ организации ОЗУ с адресным селектором и системной шиной аналогичен. Различие состоит в присутствии управляющего сигнала MWTC, который предназначен для записи в память информации из процессора. Примечательно, что сигнал, поступающий на вход ОЕ микросхемы (разрешение выдачи информации) сформирован из сигналов MRDC и MWTC, объединенных конъюктивно с помощью элемента «И». Эта организация позволяет активировать БИС в момент чтения либо записи.
КР580ВВ55 – программируемый параллельный адаптер, который предназначен для управления внешними устройствами. Данная БИС адресуется с помощью дешифратора, реализованного на микросхеме К155ИД7. Адаптер имеет три порта ввода/вывода (А, В и С), которые могут быть настроены в различных направлениях. Настройка адаптера происходит с помощью следующих сигналов: A1, A0, CSPPI, IORC, IOWC, RESET.
Структурная схема микросистемы представлена на рисунке 1.1.
Принцип работы микросистемы состоит в следующем: номер опрашиваемого датчика формируется в одном из РОН, в основном в регистре В. В 8-ми разрядном регистре в 5-ти старших разрядах записываются единицы, а в трех младших разрядах - номер датчика. Первоначально в регистре В записано число F8h : 11111000 = F8h.
При опросе каждого датчика содержимое регистра В увеличивается на 1. При опросе последнего датчика в регистре записывается число FF = 11111111. Добавление следующей 1 обнуляет регистр В. На выходе триггера нуля TZ появляется 1. Номер ячейки ОЗУ, в которую должен быть записан результат опроса датчика, содержится в паре РОН, например, в регистрах HL.
Рассмотрим алгоритм работы микросистемы. Пусть первая занятая ячейка ОЗУ имеет номер 1350h. В нее будет помещен результат опроса 1-го датчика с номером 000. Через аккумулятор и шину данных номер датчика подается на устройство вывода 1 (УВ1). УВ1 подает номер датчика на коммутатор. Коммутатор опрашивает нужный датчик и передает аналоговый сигнал на АЦП. АЦП преобразует аналог. сигнал в цифровой и передает цифровой сигнал на УВВ1. Если в первом такте импульсной последовательности Ф1 МП передает номер датчика, то во втором такте он ожидает прихода сигнала окончания преобразования от АЦП. Сигнал окончания равный 1 передается через УВВ2, через шину данных в аккумулятор. Наличие сигнала окончания аккумулятор проверяет операцией циклического сдвига вправо. Если сигнал окончания пришел, то при сдвиге вправо 1 из младшего разряда аккумулятора передается в триггер сдвига ТС, триггер сдвига устанавливается в состояние 1, и данные из устройства ввода 1 по шине данных передаются в аккумулятор, а из него в ячейку ОЗУ. Содержимое пары регистров HL и регистра В увеличивается. на 1, при этом формируется номер следующего датчика и номер ячейки, куда должен быть помещен следующий результат.
Алгоритм работы системы сбора данных представлен на рисунке 1.2.
Недостатками данной системы по отношению к проектируемой являются следующие:
- процессор использует 3 источника питания: 5В, 12В, -5В
- морально устарела – программное обеспечение не отвечает требованиям настоящего времени, а именно: не совместим с IBM PC
Техническими достоинствами проектируемого устройства являются более широкие возможности, которые предоставляет МП комплект К1810, в частности, усовершенствованная система команд МП К1810ВМ86, более высокое быстродействие данной микросистемы, высокая точность снимаемых показаний.
Проектируемое устройство также отличается хорошими экономическими и эксплуатационными показателями, расчет которых произведен в третьей части дипломного проекта.
1.2 Логический расчет подсистем проектируемой системы
1.2.1 Проектирование подсистемы памяти
В функциональном отношении память делится программную и память данных. Память программ технически реализуется на БИС ПЗУ, память данных - на БИС ОЗУ. В некоторых случаях программная память может частично перекрывать память данных. Т.е. её реализация на БИС ОЗУ.
При проектировании запоминающих устройств микросистем решают задачи разработки требуемого объёма и разрядности ОЗУ и ПЗУ: распределение требуемого объёма памяти между ОЗУ и ПЗУ в адресном пространстве системы; создание аппаратного интерфейса сопряжения модулей ОЗУ и ПЗУ с системной магистралью.
Полупроводниковые БИС ЗУ характеризуются разрядностью хранимых данных и ёмкостью памяти - объёмом. Требуемая разрядность проектируемого ЗУ обеспечивается наращиванием разрядности путём соединения параллельно адресуемых БИС, а требуемый объём - наращиванием объёма путём соединения последовательно адресуемых субблоков, каждый из которых реализуется на конечном числе БИС ЗУ. Такой подход приемлем при построении модульной памяти данных и программ.
БИС ЗУ с двунаправленными выводами данных и раздельными шинами адреса и данных наиболее просто сопрягаются с системной магистралью микроЭВМ. Байтная организация БИС ёмкостью 2кВ ячеек избавляет от наращивания разрядности. Двунаправленный ввод - вывод данных исключает на пути между БИС ОЗУ и шиной данных вспомогательный буфер. Обычно локальная шина данных БИС ОЗУ имеет управляемое третье состояние. Примером данной организации служит БИС ОЗУ статического типа К541РУ2. Адресация ячеек памяти выполняется младшей частью адресов А10 —А0, Выборка кристаллов ОЗУ происходит старшими адресами А15 – A11. Адресный селектор AD (Address Decoder) может иметь. максимальное число выходов 32, а следовательно, может выбирать 32 БИС ОЗУ аналогичного типа. Этот блок ОЗУ полностью покрыл бы всё адресное пространство в 64кВ. Примечательно и то что дополнительный вход CS1, объединённый конъюнктивно со входом CSO, получает управление от ключа &, реализующего дизъюнкцию переменных командных сигналов чтения и записи памяти MRDC, MWTC с низким активным уровнем. Это в свою очередь активизирует БИС по выборке только в моменты чтения либо записи. При одноразрядной организации кристаллов памяти БИС производится наращивание чипов (Chip) СП i (i=7 - 0), как показано на рисунке 1.3.
Раздельные входы-выходы данных требуют установки дополнительного буферного регистра, например КР580ИР82, разрешающего конфликтную ситуацию на шине данных. Как и ранее, адресный дешифратор выбирает блок ОЗУ ёмкостью 2кВ. На цикле чтения выбирается выходной буфер регистра. Благодаря инвертору формируется строб STB, что в свою очередь передаёт байт данных из выбранной ячейки через регистр на шину данных. При записи регистр заблокирован, а передаваемый байт из шины данных зафиксируется сигналом MWTC в выбранной ячейке. Организация интерфейса БИС ПЗУ с системной магистралью аналогично. Наиболее трудной задачей является проблема расчёта
адресного дешифратора.
Рисунок 1.5 Интерфейс БИС ПЗУ с системной магистралью
Для размещения модуля памяти заданной ёмкости, по заданному адресу необходимо определить функцию выборки CS конкретных БИС ЗУ в модуле памяти. Данную функцию лучше всего организовать применением ПЛМ ввиду простоты реализации и высокого быстродействия. В качестве ПЛМ применим БИС однократно программируемого ПЗУ К556РТ5. Оно имеет организацию 256х4 бит и открытый коллектор на выходах. В качестве ПЗУ применим БИС К573РФ5, а в качестве ОЗУ БИС К541РУ2. Рассчитаем функции селекции для каждой из них. Схема Электрическая принципиальная представлена в графической части дипломного проекта (Лист 1). Выходы Q2 – Q0 имеют открытый коллектор на выходах и подключены к шине +5В через подтягивающие резисторы. Именно они формируют выборку требуемого чипа памяти.