Шифраторы, дешифраторы, триггеры (стр. 1 из 3)

Министерство Высшего и Среднего Специального

Образования Республики Узбекистан

Наманганский Инженерно-Педагогический Институт

Факультет: «Информатика»

Кафедра: «Информатика и Информационные Технологии»

ЛАБОРАТОРНАЯ РАБОТА

На тему: «Шифраторы, дешифраторы, триггеры»

Выполнил:

Студент группы 4-ИАТ-2000

Черкасов Андрей Викторович

Наманган-2003

ШИФРАТОРЫ И ДЕШИФРАТОРЫ

В ЭВМ, а также в других устройствах дискретной техники часто возникает необходимость в преобразовании n-разрядного двоичного кода в одноразрядный код с основанием Е=2ⁿ или обратного преобразования. Логические устройства, осуществляющие такие преобразования, называются соответственно дешифраторами и шифраторами. Ниже рассмотрим примеры построения шифраторов и дешифраторов на ПЭ (пороговые элементы) и ФН (формальные нейроны).

Сначала рассмотрим схемы дешифратора. Для преобразования n-разрядного двоичного кода дешифратора обычно строится на 2ⁿ клапанах (элемент И), каждый из которых имеет n выходов. На входы клапанов подаются наборы двоичных переменных (аргументы), причём прямые значения переменных снимаются с единичных выходов соответствующих триггеров, а инверсные значения – с нулевых выходов. Если ⁿ небольшое число, то схема получается однокаскадной и для построения такого дешифратора, требуются ровно 2ⁿ элементов. Если же n большое, а число входов клапана ограничено, то схема получается многокаскадной (многоступенчатой) и для построения такого дешифратора требуется значительное количество элементов.

Аналогичное положение имеет место и в случае построения дешифраторов на ПЭ и ФН. Для построения дешифратора на ПЭ в простейшем случае можно взять ПЭ, реализующий функцию И, и построить схему, полностью идентичную схеме на клапанах. При этом пользуются как прямые, так и инверсные значения аргументов, так как дешифратор реализует систему функций

(1-1)

При увеличении разрядности дешифрируемого двоичного кода, чтобы построить одноступенчатую схему, элемент придётся усложнить.

Так, если

, то в качестве основного элемента дешифратора можно применить ФН, который используется в других устройствах как приёмный элемент. В этом ФН входные элементы ИЛИ можно рассматривать как элементы И при негативной логике. Снимая информацию с инверсного выхода ФН на подобных элементах, можно реализовать функцию (1-1) дешифратора.

На рисунке 1 показана схема трёхвходового дешифратора на ПЭ. Характерная особенность этого дешифратора в том, что он использует только прямые значения аргументов и работает по синхронному принципу. Если на шину С подан высокий потенциал, то дешифратор открыт и работает надлежащим образом; если же на этой шине имеется низкий потенциал, соответствующий логическому 0, то дешифратор закрыт (блокирован) и на всех его выходах имеются нули. Очевидно, если убрать шину синхроимпульсов и снизить пороги элементов на единицу, то получим асинхронный дешифратор с выходными двухвходовыми элементами.

На рисунке 2 показан другой вариант асинхронного двоично-восьмеричного дешифратора, в котором используются только прямые значения аргументов. Однако недостатком, как этой, так и предыдущей схемы можно считать то, что в них используются разнотипные элементы.

При использовании многовходовых ПЭ с прямым и инверсным выходами дешифратор можно построить на однотипных элементах. На рисунке 3 показан двоично-восьмеричный дешифратор, построенный на однотипных ПЭ, каждый из которых имеет четыре входа с весами +1 и один вход с весом –1, порог +2, прямой и инверсный выходы. Необходимые функции дешифратора (1-1) этим элементом реализуются путём подключения некоторых входов к постоянным логическим уровням 0 или 1 и снятия информации с прямого или инверсного выхода элемента.

Многоступенчатые дешифраторы на ФН и ПЭ строятся точно так же, как на булевых элементах. Поэтому их не будем рассматривать.

В ряде случаев с целью экономии оборудования выгодно дешифратор реализовать не на стандартных логических элементах, а в виде специальной схемы, помещаемой в одном корпусе.

Шифратор выполняет противоположную дешифратору функцию, то есть преобразует одноразрядный код с основанием Е=2ⁿ в n-разрядный двоичный код. При построении шифратора на ПЭ и ФН можно использовать элементы, реализующие функцию ИЛИ, с прямыми и инверсными выходами. На рисунке 4 показан пример такого восьмерично двоичного шифратора.

На рисунке 5 показан шифратор, построенный на мажоритарных элементах «2 или более из 3». Выходы МЭ (мажоритарные элементы) попарно объединены, т.е. на выходах реализована операция ИЛИ по высокому уровню (монтажное ИЛИ). Этот шифратор работает по синхронному принципу, то есть двоичный код появляется на его выходе только при поступлении синхроимпульса.

При построении многовходового шифратора, как и в случае булевых элементов, можно использовать многовходовые сборки или построить многоступенчатую схему.

Учитывая возможности современной интегральной технологии, шифраторы выгоднее реализовать не на логических элементах, а в виде специальной микросхемы. При этом получается большой выигрыш в оборудовании. На рисунке 6 приведена электрическая схема шифратора, которая пригодна для интегрального исполнения и совместима со схемами нейронных элементов.

ТРИГГЕРЫ

Существуют различные типы триггеров на потенциальных элементах: RS-триггеры (синхронные и асинхронные), D-триггеры типов Latche и Edge, RST-, D-, и JK-триггеры типа ведущий-ведомый (Master-Slave) и так далее. Рассмотрим примеры построения таких триггеров на НЛЭ (нейронные логические элементы).

Функцию асинхронного RS-триггера аналитически можно описать следующим образом:

(2-1), где , если , и p=0, если . Допустим, что в рассматриваемом триггере комбинация сигналов R=1, S=1 является запрещённой, то есть . Тогда, обозначая R≡x₁ S≡x₂, Q(t)≡x₃, Q(t+1)=F, получим:

(2-2)

Изображая эту функцию в виде точечной диаграммы, а затем преобразуя её в пороговую диаграмму и синтезируя ФНО по алгоритму синтеза ФН, получим простейшую схему RS-триггера, показанную на рисунке 2-1а. Нетрудно проверить, что при отсутствии сигналов R и S (R=S=0) единичное состояние триггера, то есть возбуждённое состояние нейрона, устойчиво благодаря обратной связи с прямого выхода. Нулевое состояние триггера также устойчиво, так как оно соответствует невозбуждённому состоянию нейрона. При поступлении сигнала R=1 или S=1 состояние нейрона, следовательно, состояние триггера изменяется.

По функции(2-2) можно синтезировать также другие варианты RS-триггера на ФНР, ФНЗ или ФНО, но они не проще данной схемы.

Допустим в триггере разрешается комбинация R=S=1, то есть p=1. Тогда из (2-1) будем иметь:

(2-3).

Пользуясь алгоритмом синтеза оптимального нейрона, получим простейший ФН, реализующий эту функцию, то есть схему RS-триггера, которая показана на рисунке 2-1б. Как видно, здесь вместо ФН получен ПЭ. Однако при технической реализации этот ПЭ требует больше компонентов (транзисторов и резисторов), чем ФН, показанный на рисунке 2-1а, так как ПЭ имеет три синаптических входа, а ФН - два (один синаптический вход требует четыре компонента). Элемент ИЛИ в ФН добавляет на синаптический вход всего один транзистор.

Если полученную согласно (2-3) точечную диаграмму подвергать преобразованию типа P_x1←→x1 – то получим новую точечную диаграмму, по которой, синтезируя минимальный нейрон, получим схему RS-триггера, показанную на рисунке 2-1в. Как видно, здесь уже требуется один МЭ «2 или более из 3». В этой схеме вход R работает по негативной логике, то есть логической единице соответствует низкий потенциал.