Цифровая обработка сигналов (стр. 5 из 8)
1 0 ... 0 0
2.2. Одноканальный сигнатурный анализатор.
Типовая структурная схема сигнатурного анализатора состоит из регистра сдвига и сумматора по модулю 2, на входы которого подключены выходы разрядов регистра в соответствии с порождающим полиномом
(x) (рис. 2.3.) [5]. Управляющими сигналами сигнатурного анализатора являются СТАРТ, СТОП и СДВИГ. Сигналы СТАРТ и СТОП формируют временной интервал, в течение которого осуществляется процедура сжатия информации на анализаторе. Под действием сигнала СТАРТ элементы памяти регистра сдвига устанавливаются в исходное состояние, как правило, нулевое, а сам регистр начинает выполнять функцию сдвига на один разряд вправо под действием синхронизирующих сигналов СДВИГ. По приходу каждого синхронизирующего импульса в первый разряд регистра сдвига записывается информация, соответствующая выражению (2.1.2), где y(k) 
{0,1} - k-й символ сжимаемой последовательности {y(k)}, k=1,2... 
; 
i {0,1} - коэффициенты порождающего полинома (x); ai(k-1) {0,1} - содержимое i-го элемента памяти регистра сдвига в k-1 такт. Процедура сдвига информации в регистре описывается соотношением (2.1.3). Причём , как правило, принимается равным или 
Сигнатура  |
M2 RG  | ||
 | ||
 |  |  |
Сдвиг Старт Стоп
Рис.2.3. Структурная схема сигнатурного анализатора.
меньше величины 2m-1 и соответственно определяет длину сжимаемой последовательности. По истечении
тактов функционирования сигнатурного анализатора на его элементах памяти фиксируется двоичный код, который представляет собой сигнатуру, отображаемую в виде 16-ричного кода.Таким образом, путём формирования тестовой последовательности на входах анализируемого цифрового устройства для каждого его полюса находим эталонные значения сигнатур, множество которых запоминается и в дальнейшем используется для сравнения со значениями сигнатур, снимаемых с проверяемых устройств. Любое отличие реально полученной сигнатуры от эталонной свидетельствует о том, что полюс схемы функционирует отлично от случая исправного состояния устройства. Причина, вызвавшая отличие сигнатур на данном полюсе, может быть установлена последовательным анализом сигнатур от указанного полюса к входам устройства.
Эффективность использования такого сигнатурного анализатора ограничивается наличием в нём только одного информационного входа, в то время как количество выходов сложных цифровых узлов достигает значительных величин. Исследование подобных узлов осуществляется с использованием нескольких сигнатурных анализаторов, путём свёртки по модулю два выходных последовательностей или с применением некоторых других схемных решений.[1] Применение таких подходов для анализа многовыходных цифровых схем приводит или к существенному увеличению аппаратурных затрат, или к уменьшению величины вероятности P обнаружения ошибки. Поэтому для многовыходных цифровых узлов создание высокоэффективных цифровых анализаторов весьма актуально.
2.3. Многоканальные сигнатурные анализаторы.
Проблема анализа многовыходных цифровых схем и процесс их тестирования заключается в определении возникновения неисправности схемы по её выходным реакциям. Отличительной особенностью подобного анализа является необходимость исследования достаточно большого количества выходных реакций схемы (число их может достигать нескольких сотен). Поэтому использование традиционных методов компактного тестирования, применяемых для одновыходных цифровых схем, в данном случае не позволяет получить желаемого эффекта.[5] Действительно, попытка провести анализ n - выходной цифровой схемы одноканальным СА приводит к увеличению в n раз времени, необходимого для анализа схемы, или оборудования, требуемого для реализации n сигнатурных анализаторов. При этом остаётся открытым вопрос о разрядности сигнатуры, которая также может увеличиться в n раз. Поэтому на практике чаще всего используют специальные методы и приёмы. Наиболее часто применяемым из них является метод, основанный на преобразовании n выходных последовательностей
длиной в одну последовательность 
по выражению: 
(2.3.1)Практическая реализация этого метода может быть выполнена как процедура сжатия в пространстве или во времени. В том и другом случае реализуется идея получения компактных оценок, характерная для методов компактного тестирования.
Как показано в [6] эффективность алгоритма сжатия информации, реализующего соотношение (2.3.1) определяется как:
(2.3.2)где m - кратность ошибки, причём для нечётных значений m
( 
- это вероятность необнаружения ошибки кратности m).Для оценки вида распределения вероятностей
рассмотрим конкретный пример n=3 – выходной цифровой схемы, длина выходных реакций которой составляет 21. В результате преобразования трех исходных последовательностей 
в последовательность 
, некоторые их ошибки станут необнаруживаемыми и будут оцениваться выражением: 
(2.3.3)которое справедливо для
.Ограничиваясь
, определяем согласно (2.3.3) . 
Анализ полученных численных значений вероятностей
, а также общего выражения (2.3.2) показывает неравномерность закона их распределения, что свидетельствует о достаточно невысокой эффективности рассматриваемого алгоритма сжатия. Кроме того, необходимо отметить большую размерность результата сжатия, которая равна длине выходных реакций схемы. Поэтому на практике чаще всего используется компромиссное решение, заключающееся в двухступенчатом преобразовании выходных реакций n – выходной цифровой схемы. Первоначально n выходных последовательностей 
длиной преобразуются в последовательность по выражению (2.3.1). Далее сформированная таким образом последовательность снимается в m – разрядную сигнатуру (рис. 2.4)